Mise en œuvre d'un algorithme de gestion de collision dans un réseau sur puce multi-FPGA

Atef Dorai (1) , Virginie Fresse (1)

1 LHC - Laboratoire Hubert Curien [Saint Etienne]

Les plateformes multi-FPGA sont les solutions les plus appropriées pour l'émulation de large SoC (System-On-Chip) basé sur des structures de communication de type réseaux sur puce (NoC : Network-On-Chip). Le déploiement d'un NoC sur plusieurs FPGAs nécessite la mise en place d'interfaces pour la communication inter-FPGA. Le nombre et type de protocoles de communication disponibles sur les plateformes de prototypage limite la bande passante de trafic inter-FPGA. Les collisions deviennent alors le problème majeur dans l'émulation de large SoC. Dans ce papier, nous proposons de mettre en œuvre un algorithme de gestion de collision inter-FPGA. L'algorithme proposé est extrait des réseaux informatiques (réseaux sans fils et Wifi) avec des adaptations pour correspondre aux besoins des NoCs sur FPGA. Des implantations de cet algorithme dans un NoC existant mettent en avant l'intérêt d'un tel algorithme, le nombre de ressources supplémentaires étant faible

Keywords: noC; multi-FPGA; algorithme de gestion de collision; Backoff

Domains: Computer Science [cs]; Embedded Systems

Atef Dorai, Virginie Fresse. Mise en œuvre d'un algorithme de gestion de collision dans un réseau sur puce multi-FPGA. Les plateformes multi-FPGA sont les solutions les plus appropriées pour l'émulation de large SoC (System-On-Chip) basé sur des structures de communication de type réseaux sur puce (NoC : Network-On-Chip). Le déploiement d'un NoC sur plusieurs FPGAs nécessite la mise en place d'interfaces pour la communication inter-FPGA. Le nombre et type de protocoles de communication disponibles sur les plateformes de prototypage limite la bande passante de trafic inter-FPGA. Les collisions deviennent alors le, Sep 2013, brest, France. 4 p. ⟨ujm-00857984⟩